JavaScript is currently disabled.Please enable it for a better experience of Jumi.

logotypen

EDA-talo Cadence Design Systems on tuonut formaalin verifioinnin piirisuunnittelujen RTL-koodin parantamiseen. Nyt JasperGold-työkalulla onnistuu bugien etsintä myös RTL-koodista. Tuloksena on laadukkaampi koodi, vähemmän muutoksia koodiin loppuvaiheessa ja merkittävä ajansäästö IP-suunnittelussa.

RTL-koodista on aiemmin etsitty bugeja esimerkiksi manuaalisilla testeillä ja staattisilla säännöntarkistuksilla. Tämä tarkistus on tyypillisesti tehty liian myöhään suunnitteluvuossa. Löytyneet bugit tarkoittavat RTL-koodin uudelleentyöstämistä ja projektin hidastumista.

Cadencen tavoitteena on nyt löytää RTL-koodin virheet mahdollisimman aikaisessa vaiheessa suunnitteluvuota. Verifiointi-insinöörille pitää saada koodia, joka on valmiimpaa. Se onnistuu vain formaalisilla menetelmillä tarkistamalla.

Formaalia verifointia on aiemmin tehty lähinnä verkkolistalle eli ennen RTL-synteesiä. JasperGoldiin lisätyt uudet sovellukset (appsit: SuperLint ja CDC, Clock Domain Crossing) tarkistavat RTL-koodin virheiden varalta automaattisesti formaalien sääntöjen mukaisesti. Tuloksena on koodia, joka on valmista simuloitavaksi vaikkapa Cadencen Xcelium-simulaattorissa.

Testien perusteella JasperGold vähentää RTL-koodin tehtävien muutosten määrää vuon loppuvaiheessa jopa 80 prosenttia. Suunnittelun koosta riippuen RTL-koodi saadaan simulaattoriin jopa neljä viikkoa nopeammin. Tämä on merkittävä säästö, kun monet suunnittelut halutaan saada piille mahdollisimman nopeasti, jopa vuoden sisällä työn aloittamisesta, Cadence kertoi.

Tämä on seuraava askel piiritekniikassa: eFPGA

On selvää, että puolijohdealalla keskitytään vihdoin kasvavaan valikoimaan teknologioita, jotka prosessigeometrian kutistamisen sijaan katsovat uusia järjestelmäarkkitehtuureita ja käytettävissä olevan piin parempaa käyttöä uusien piiri- laite- ja kotelointisuunnittelun konseptien kautta. Kun astumme uudelle aikakaudelle, seuraava looginen askel näyttää olevan FPGA-piirin ja prosessorin eli CPU:n yhdistäminen: sulautettu FPGA.

Lue lisää...

Kone näkee aina tarkemmin

Sulautetun konenäön järjestelmät yleistyvät nopeasti erityisesti IoT-ryntäyksen seurauksena. Kaikkialle halutaan lisää laiteälyä ja kuva-antureita. Suunnittelijoille kaikki tarvittavat elementit ja työkalut ovat jo valmiina.

Lue lisää...
 
ETN_fi @OfficeInsider When will Outlook 2016 for Mac support Google calendar?
ETN_fi RT @Kwikman: World's first autonomous maritime ecosystem, Sauli Eloranta Rolls-Royce #ddayfi #RebootFinland https://t.co/DopdH7pzQ3
ETN_fi RT @Kwikman: Invitation to build world's first level 5 self driving system #ddayfi #RebootFinland https://t.co/CueAUztf0m
ETN_fi RT @AutomatedbusFI: Pekka Möttö , CEO of @Tuupapp is explaining how to build #Maas for customers #ddayfi #RebootFinland https://t.co/ZuBrx0
ETN_fi 4K-elokuvaa langattomasti. @latticesemi delivers first #4K UHD wireless video solution in the 60 GHz band. https://t.co/coXt8e30Ju
 

ny template